從 VHDL 基礎到複雜的測試台編碼
用於 FPGA 和 ASIC 設計的 VHDL 簡介
使用 VIVADO 和 MODELSIM 的 VHDL 電路設計和 FPGA
使用 VHDL 對 FPGA 設備進行電路設計
用於驗證的高級 VHDL
泛型、別名、記錄、多維陣列、TestIO、訊號層次結構( Signal Hierarchy )和匯流排功能模型… Continue Reading →
使用 VHDL 學習 FPGA 設計（Intel/Altera）
透過大量範例為 FPGA 開發奠定堅實的 VHDL 基礎
使用 Vitis 在 FPGA 上進行功能加速 – 第 1 部分：基礎知識
具有 Vitis 和 HLS 的嵌入式系統加速器
FPGA 高級綜合，第 2 部分 – 時序電路
使用 Vitis-HLS 進行邏輯設計
FPGA 工程師使用 Xilinx Vivado 設計套件的 Verilog
使用 Xilinx FPGA
FPGA 的高階綜合，第 1 部分 – 組合電路
使用 Vitis-HLS 進行邏輯設計
驗證用的 SystemVerilog 第 2 部分：多個專案
常見週邊、記憶體和匯流排(Bus)協議的驗證
Design Automation 是什麼工作 ?
在 NVIDAI 的新竹區人才需求中有個 Research Scientist – Design … Continue Reading →