用於驗證的高級 VHDL

泛型、別名、記錄、多維陣列、TestIO、訊號層次結構( Signal Hierarchy )和匯流排功能模型( Bus Functional Models )

從這 4.5 小時的課程，你會學到

• 用於驗證的高級 VHDL，包括 TextIO、配置、泛型、記錄、BFM、多維陣列和訪問

要求

• VHDL RTL 設計經驗。建議完成 VHDL 簡介課程。

課程說明

高級 VHDL 課程包括高級 RTL 功能以及驗證行為功能：

• VHDL 配置
• VHDL 陣列
• 在 VHDL 中建模記憶，在 RTL 中建立推斷記憶
• 在 VHDL 中建模和推斷 FIFO
• VHDL訊號層次結構(  Signal Hierarchy )
• VHDL 泛型、記錄與別名
• VHDL 檔案 I/O 和 TextIO
• 建立模擬偽代碼( pseudo-code )
• 開發VHDL匯流排功能模型

目標受眾

• 希望使用 VHDL 語言改進驗證的 VHDL RTL 或驗證工程師。

講師簡介

Scott Dickson FPGA / ASIC 設計工程師

25 年為商業和航空航天市場設計 FPGA 和 ASIC 的經驗。 在加州州立大學任教多年。 Boeing、Rockwell、Intel、Xilinx 和 AMD 等大公司的講師和講師。 航太、通信、圖像處理和自動化領域的 FPGA 設計。 發展研討會和公司學習活動的熱門講師。

英文字幕：有

• 想要了解如何將英文字幕自動翻譯成中文? 請參考這篇 How-To

---

• 點選 ✨ 週四週五兩天大多課程 NT320 優惠連結 ( 需登入 Udemy 取得 )| Udemy 永久擁有課程 ( 在電腦瀏覽器登入，點選“優惠連結”後再回想要的課程介紹中點選“報名參加課程”即可取得 ）
• Udemy 現在越來越多課程有中文字幕，請參考 Soft & Share 中文線上課程
• 手機上點選優惠連結看到的價格比電腦上看到的貴
• ＄代表當地貨幣, 如在台灣為 NT
• 點選”報名參加課程”有可能因瀏覽器 cookies 轉久一點或回報錯誤而無法連上，請稍等刷新或重新點選就會出現

報名參加課程

Sponsored by Udemy

---

也許你會有興趣

• 嵌入式系統開發相關線上課程介紹
• ★想要加強英文能力嗎？– 練好英文是最大的學習槓桿
• 如何找工作學習地圖 – 找工作不要靠運氣！
• Soft & Share 特價課程與學習資訊分享 加入這個社團追蹤我們的特價課程與學習訊息

不受 FB 演算法影響，歡迎透過 e-mail 訂閱網站更新