從零開始用 Verilog 建構 SDRAM 控制器

使用 Vivado 2024

從這 4 小時的課程，你會學到

第三代 SDRAM 記憶體架構
從零開始建構初始化、寫入、讀取模組
建立自刷新和自動刷新模組
模式暫存器的使用以及理解 SDRAM 的寫入和讀取事務
使用 Micron SDRAM 模型測試程式碼

要求

數位電子學和Verilog基礎

課程說明

本課程全面深入地講解SDRAM控制器設計，第一天，學員將探索DRAM單元運作的基礎知識，包括讀寫操作的原理以及週期性刷新的必要性，隨後概述DRAM控制器的發展歷程以及第一代控制器設計的基礎知識。第二天，課程將深入探討第二代和第三代DRAM的架構，介紹SDRAM控制器的內部框圖，並概述課程設計路線圖。第三天，學員將學習SDRAM初始化的重要性，建構流程圖和有限狀態機（FSM），並使用完整的測試平台程式碼實作INIT模組。第四天，課程重點講解自動刷新機制，涵蓋刷新FSM與控制邏輯的設計與驗證。第五天，課程將解釋SDRAM如何進入低功耗自刷新模式，指導學員完成自刷新產生器的FSM設計與測試平台開發。第六天，課程將探討模式暫存器編程，詳細介紹事務以及突發長度和CAS延遲等關鍵參數的配置。第 7 天涵蓋寫入路徑設計，重點介紹 DQM 引腳使用、寫入時序、有限狀態機 (FSM) 建置和測試平台驗證。第 8 天講解讀取路徑設計，包括 SDRAM 讀取時序以及讀取模組的開發和測試。第 9 天介紹增強型寫入控制，講解如何在自動刷新事件期間管理寫入操作以及如何建立刷新感知器寫入控制器。最後，第 10 天將所有元件——INIT、AREF、SREF、WRITE、READ 和 MODE——整合到一個統一的 SDRAM 控制器設計中，為學習者提供必要的基礎知識，使其能夠自信地過渡到基於 DDR 的記憶體系統設計。

目標受眾

任何想使用現代記憶技術的人。

講師簡介

Kumar Khandagle Trainer @ NAMASTE FPGA

我目前在 NAMASTE FPGA 線上學習平台擔任講師，負責為本科生和研究生創建教學內容。這些內容旨在幫助他們掌握超大規模積體電路 (VLSI) 技術的最新趨勢。在此之前，我曾擔任印度一家頂尖金融科技公司的 FPGA 開發主管。在那裡，我領導團隊開發了一個基於 Xilinx Alveo FPGA 卡的尖端高頻交易平台。

在進入金融科技產業之前，我曾在印度孟買大學擔任了三年的 VLSI 培訓師。此外，我還曾在印度一家專注於應用電子研究的知名研發中心擔任了一年的研究科學家。在此期間，我為多個專案做出了重要貢獻，例如為國產 MRI 設備開發基於 FPGA 的梯度控制器和 64 MHz 接收器。

閒暇時，我熱衷於製作 Udemy 課程，並曾與 Larsen & Toubro Technology Services 和 Power International 等公司合作。在這些合作專案中，我發揮了關鍵作用，參與設計了各種基於 FPGA 的系統，包括同步資料擷取系統、多通道邏輯分析儀和資料傳輸系統 (DTS)。我的主要專長和興趣領域集中在前端超大規模積體電路 (VLSI) 設計、系統單晶片 (SoC，System-on-Chip) 開發和晶片驗證。