UVM 測試平台開發、測試案例開發、範例專案、使用業界標準模擬器進行仿真
Continue reading “使用 SV-UVM + 專案演示進行 ASIC 設計驗證”使用 SV-UVM + 專案演示進行 ASIC 設計驗證
SystemVerilog HDL 數位設計 + UVM 簡介
透過實作電路設計掌握 SystemVerilog 基礎知識，由了解初學者困難的工程師教授
Continue reading “SystemVerilog HDL 數位設計 + UVM 簡介”在 SystemVerilog 中掌握 RISC-V：從 ISA 到工作 CPU
從零開始建立 RISC-V CPU 並運行實際程式
Continue reading “在 SystemVerilog 中掌握 RISC-V：從 ISA 到工作 CPU”使用 SystemVerilog/UVM 進行設計驗證
揭秘 SystemVerilog 語言中的 UVM：從建置 UVM 代理程式到功能覆蓋率和除錯技術
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Verilog HDL 數位設計與驗證基礎知識
透過實現組合/順序數位電路和測試平台建立強大的 Verilog 語言基礎
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從頭開始使用 Verilog HDL 建置處理器
使用 Xilinx Vivado 2020.2
Continue reading “從頭開始使用 Verilog HDL 建置處理器”嵌入式系統 FPGA 設計專案課程
解密嵌入式系統中 FPGA 的秘密。透過掌握 FPGA 設計技能來增加職業機會並建立更好的系統。
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