透過實作電路設計掌握 SystemVerilog 基礎知識，由了解初學者困難的工程師教授
從這 2.5 小時的課程，你會學到
- 使用 SystemVerilog 深入理解 HDL 基礎。
- 掌握從高階架構到 RTL 設計和使用 ModelSim 進行模擬的 ASIC 和 FPGA 設計流程。
- 能夠使用資料流、行為級和結構化風格編寫簡潔、可綜合的 SystemVerilog 程式碼。
- 學習如何設計組合邏輯電路（多工器、加法器、優先編碼器、算術邏輯單元）。
- 學習如何設計時序邏輯電路（暫存器、計數器、FIFO、有限狀態機和單埠 RAM）。
- 學生將學習使用 SystemVerilog 設計數位系統，並完成一個 TX/RX 串行通訊項目，將其納入作品集。
- UVM（通用驗證方法）簡介
要求
- 對學習數位設計充滿熱情與好奇心！
- 具備數位邏輯元件的基礎知識，例如邏輯閘（AND, OR, NOT）、真值表、多重化器、譯碼器以及簡單的時序元件（例如觸發器）。
- 具備一定的程式設計經驗（例如 C、C++ 或 Python）會有幫助，但並非必需，這將有助於您更快地適應硬體描述語言的編碼方式。
課程說明
透過電路設計實務掌握 SystemVerilog 基礎知識
準備好踏出進入數位設計和驗證領域的第一步了嗎？
本課程將為您提供實務技能和信心，幫助您將理論知識應用於實際設計—全程使用 SystemVerilog。
我們將從最基礎的知識入手，循序漸進地講解數位系統的基本建構模組：多工器、編碼器、算術邏輯單元 (ALU)、暫存器、有限狀態機和記憶體。每個主題都包含清晰的講解、實用的程式碼範例以及 ModelSim 仿真，讓您親眼見證理論如何轉化為實際電路。
與其他課程不同，本課程著重於實踐和專案應用。您不會只是觀看程式碼演示——您將像在行業中一樣，編寫程式碼、進行模擬並解決實際問題。
完成本課程後，您將：
- 掌握硬體描述語言 (HDL) 基礎：學習三種主要建模風格—資料流建模、行為建模和結構建模。
- 編寫簡潔的 RTL 程式碼：為實際設計開發可綜合的 SystemVerilog 程式碼。
- 理解設計流程：從架構到 RTL 再到模擬。
- 設計關鍵數位電路：實作並驗證多工器 (MUX)、加法器、優先權編碼器、算術邏輯單元 (ALU)、暫存器、計數器、先進先出 (FIFO)、有限狀態機 (FSM) 和單埠隨機存取記憶體 (SRAM)。
- 最終專案：串行通訊系統
- 通用驗證方法 (UVM) 簡介
- 建立自信：不僅學習如何寫程式碼，還要像設計工程師一樣思考。
本課程非常適合：
- 適合希望夯實硬體描述語言（HDL）基礎的電子與電腦工程專業的學生。
- 適合希望獲得指導性實踐教學的數位設計初學者。
- 適合準備超大規模積體電路（VLSI）、專用積體電路（ASIC）或現場可程式閘陣列（FPGA）設計技術面試的初級工程師。
無需任何 SystemVerilog 經驗。只需具備邏輯閘和二進制運算的基本知識即可—其他內容將循序漸進地教授。
立即加入，讓我們一起建立數位系統！
目標受眾
- 希望掌握數位設計或驗證工作所需基本技能的工程師。
- 希望精通 SystemVerilog HDL 以用於專案和學業成功的學生。
- 希望拓展硬體設計知識的相關領域工程師。
講師簡介
我擁有電機與電子工程學士學位，專攻使用SystemVerilog進行數位設計和驗證。除了學術背景之外，我還透過行業項目、高級培訓課程以及目前在一家領先科技公司的工作積累了豐富的實踐經驗。
身為一名相對年輕的工程師，我深知初學者在初涉晶片設計和驗證領域時常常面臨的挑戰、困惑和知識盲區。正因如此，我創建了這門課程，希望它能以我當初希望的方式進行講解——清晰易懂、實用有效，並專注於循序漸進地建立學員的信心。
我的目標是為剛踏入這個領域的工程師提供易於理解的內容，彌合理論與實踐之間的鴻溝，幫助他們掌握在這個充滿活力的領域取得成功所需的工具和思維模式。
字幕：英文
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