驗證系列第 6 部分：SystemVerilog 斷言基礎

從頭開始的逐步指南

從這 9.5 小時的課程，你會學到

根據 LRM 1800 2017 對 System Verilog 斷言( Assertions )的見解
Boolean 運算子、序列運算子和屬性運算子的見解
並發和立即斷言的力量
系統任務和取樣邊緣函數的洞見
並發斷言中局部變數的使用
立即斷言在數字系統中的應用
並發斷言在數字系統中的應用
斷言在 FSM 中的應用
SystemVerilog TB 中斷言的使用

要求

對 Verilog 有基本的了解

課程說明

如今，在設計驗證中加入斷言以根據設計規範驗證 RTL 行為是一種常見的做法。獨立於硬體驗證語言（HVL），即： Verilog、SystemVerilog、UVM用於進行RTL的驗證，在驗證程式碼裡面加入斷言，有助於快速追蹤bug。與基於 Verilog 的行為檢查相比，使用 SV 斷言的主要優勢在於可以簡單地實現複雜的序列，而這在基於 Verilog 的程式碼中會耗費大量的時間和精力。 SystemVerilog 斷言具有有限的運算子集，因此學習它們並不困難，但選擇特定的運算子來滿足設計規格則需要多年的經驗。在本課程中，我們將透過一系列範例來為選擇正確的斷言策略來驗證 RTL 行為奠定基礎。該斷言有三種形式，即：立即斷言、延遲立即斷言、最終延遲立即斷言和並發斷言。斷言是負責驗證設計行為的程式碼。設計的全面驗證主要包括時間域和非時間域的驗證。 SV 立即斷言和延遲斷言允許我們驗證非時間區域中設計的功能，而並發斷言允許我們驗證時間區域中的設計。

目標受眾

任何有興趣在 VLSI 或 RTL 驗證領域從事職業的人

講師簡介

Kumar Khandagle 培訓師 @ NAMASTE FPGA ( 講師更多課程 )

我目前在 NAMASTE FPGA 線上學習平台擔任講師，負責為本科生和研究生創建教育內容。該內容旨在幫助他們掌握VLSI（超大規模整合）技術的最新趨勢。在此之前，我曾在印度頂尖金融科技公司之一擔任 FPGA 開發主管。在那裡，我領導一個團隊利用 Xilinx Alveo FPGA 卡開發了尖端的高頻交易平台。

在涉足金融科技產業之前，我在印度孟買大學擔任了三年的 VLSI 培訓師。此外，我還在印度一家專注於應用電子研究的著名研發中心擔任了一年的研究科學家。在此期間，我為一些專案做出了重大貢獻，例如為本土 MRI 機器開發 FPGA 上的梯度控制器和 64 MHz 接收器。

在閒暇時間，我熱衷於創建 Udemy 課程，並且還與 Larsen & Toubro Technology Services 和 Power International 等組織合作。在這些合作中，我在設計各種基於 FPGA 的系統中發揮了關鍵作用，包括同步 DAQ、多通道邏輯分析儀和資料傳輸系統 ( Data Transmission Systems，DTS )。我的主要專業知識和興趣領域圍繞著前端 VLSI 設計、系統單晶片 ( System-on-Chip，SoC ) 開發和晶片驗證。

字幕：英文

想要了解如何將英文字幕自動翻譯成中文? 請參考這篇 How-To

Udemy 永久擁有課程許多課程約 NT400(點擊連結看更多)
✨年訂閱每月 NT350(再享特別優惠：年度訂閱首年享 25% 折扣) 🌈 悠遊 Udemy 的 26000+ 門課，最大化學習 ( 原價 NT635/月 )
Udemy 現在越來越多課程有中文字幕，請參考 Soft & Share 中文線上課程
手機上點選優惠連結看到的價格比電腦上看到的貴
＄代表當地貨幣, 如在台灣為 NT
點選”報名參加課程”有可能因瀏覽器 cookies 轉久一點或回報錯誤而無法連上，請稍等刷新或重新點選就會出現