揭秘 SystemVerilog 語言中的 UVM：從建置 UVM 代理程式到功能覆蓋率和除錯技術
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VLSI 面試和 SoC 設計的數位時序基礎
實體設計（靜態時序分析 – STA）、RTL 和電路設計中常用的時序概念的 VLSI 課程
Continue reading “VLSI 面試和 SoC 設計的數位時序基礎”合成、STA、實體設計 (PD) + Cadence 工具演示
ASIC 流程、合成( synthesis )、STA、Genus 工具流程、Tempus 流程、Innovus 流程實體設計、實體驗證( Physical design )
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UPF 電源效應設計與驗證
統一功率格式（IEEE1801標準）設計與驗證技術
Continue reading “UPF 電源效應設計與驗證”從頭開始使用 Verilog HDL 建置處理器
使用 Xilinx Vivado 2020.2
Continue reading “從頭開始使用 Verilog HDL 建置處理器”PCIe Gen 6.0 協定 : 基礎到進階 (VLSI)
掌握 PCIe Gen 6：為您提供對每一層的獨特見解
Continue reading “PCIe Gen 6.0 協定 : 基礎到進階 (VLSI)”嵌入式系統 FPGA 設計專案課程
解密嵌入式系統中 FPGA 的秘密。透過掌握 FPGA 設計技能來增加職業機會並建立更好的系統。
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