揭秘 SystemVerilog 語言中的 UVM：從建置 UVM 代理程式到功能覆蓋率和除錯技術
從這 21 小時的課程，你會學到
- 使用 SystemVerilog 和 UVM library 進行模組級驗證。
- 使用 SystemVerilog/UVM 建置代理程式來驅動和監控通訊介面。
- 使用 UVM 建立暫存器模型，並將其連接到 APB 接口，以便 UVM 對暫存器存取執行自動檢查。
- 建立被測設備 (DUT) 的功能模型，並使用它來預測 DUT 的預期反應。
- 建立記分板以自動驗證 DUT 的所有預期輸出。
- 建立覆蓋率模型以及收集該覆蓋率所需的所有邏輯。
- 建立隨機測試以驗證 DUT 的所有功能。
- 學習如何處理模型中的同步問題。
要求
- 您需要對數位積體電路及其在 Verilog 等硬體描述語言 (HDL) 中的建模方式有基本的了解。
- 雖然不強制要求您掌握 SystemVerilog，但需要具備物件導向程式設計 (OOP) 和 Verilog 的基礎知識。
課程說明
精通 UVM 庫並創建驗證環境：課程概述
在本課程中，您將深入學習兩個關鍵領域：
- UVM Library：探索其所有特性、奧秘以及如何在驗證環境中有效應用它們。
- 驗證環境創建：學習如何使用 UVM 從零開始建立一個強大的驗證環境。
課程目標：
在本課程中，我們將指導您使用 UVM Library 精心設計並開發一個驗證環境。每個教學都會介紹新的功能，並示範我們綜合專案各個階段所需的 UVM 特性。
我們將利用 EDA Playground 平台開發驗證環境。課程結束時，我們的最終專案將包含超過 5000 行程式碼，充分展示您所掌握的技能和知識。
完成本課程後，您將掌握：
- 精通 UVM Library 並創建驗證環境：課程概述
- 本課程將深入探討兩個關鍵領域：
- 建構 UVM 代理並理解其作用
- 使用 UVM Library 對設計暫存器進行建模
- 在驗證環境中設定被測設備 (DUT)
- 驗證 DUT 的輸出以確保其準確性和功能性
- 在 SystemVerilog 中實現功能覆蓋率以進行全面驗證
- 編寫和執行隨機測試以覆蓋各種場景
- 運用高階調試技巧來識別和解決問題
- 探索並利用 UVM Library 的隱藏功能來增強您的專案
透過本課程獲得的技能不僅能讓你為入門級或初級驗證工程師的職位面試做好準備，還能確保你從新職位的第一天起就能高效工作。
目標受眾
希望學習如何使用 SystemVerilog 語言和 UVM Library 進行模組級驗證的學生和工程師。
講師簡介
Cristian Slav 驗證工程師
我是一名資深驗證工程師，擁有近 20 年的 ASIC 功能驗證經驗。
我曾參與並成功完成多個專案，客戶涵蓋新創公司到成熟企業。
專業經驗：
- 20 年使用 e 語言和 SystemVerilog 進行功能驗證的經驗
技術專長：
- 微電子工程碩士學位
- 使用約束隨機驗證進行模組級和系統級功能驗證
- 驗證組件開發
- 程式語言：’e’、SystemVerilog、Java、Kotlin、Python、C#、Swift
- 驗證方法：UVM、eRM
- EDA 工具：Incisive（Cadence）、Questa（Siemens）、VCS（Synopsys）
字幕：英文
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