Verilog HDL 數位設計與驗證基礎知識

透過實現組合/順序數位電路和測試平台建立強大的 Verilog 語言基礎

從這 5 小時的課程，你會學到

  • 掌握 Verilog 語言基礎知識，用於設計ASIC/FPGA的可合成數位電路
  • 區分 Verilog 結構/資料流/行為設計風格以及如何/何時在數位設計和驗證中使用它們
  • 從原理圖或功能規格開始，使用 Verilog HDL 實現組合和順序數位電路
  • 從功能規格開始，為數位電路建立並模擬 Verilog 測試台
  • 使用工業級模擬器（免費用於學術目的）檢查測試台上接收刺激的數位電路的行為
  • 80 多個可下載程式碼範例、電路和測試平台的清晰視覺解釋可幫助您提高記憶力並加速學習

要求

  • 程式語言的基本概念（如 C / C++ / Python）
  • 對硬體描述語言有興趣。您將在本課程中學習有關 Verilog HDL 設計和驗證的所有內容
  • 對數位微電子、數位電路設計和驗證感興趣

課程說明

您是對使用 Verilog 硬體描述語言進行數位電路設計感興趣的初學者或熱情的業餘愛好者嗎？您以前是否嘗試過學習 Verilog HDL，但發現它非常具有挑戰性？您是否好奇自己是否有能力成為數位晶片設計師或功能驗證工程師？那您就來對地方了！

Verilog 硬體描述語言簡單如 A,B,C

您將學習數位電路理論的基礎知識，我們將集中大部分精力使用 Verilog 實現真實數位電路的實際編碼範例。完成本課程後，您將擁有紮實的 Verilog HDL 基礎，適用於數位設計和功能驗證。

從數位設計的角度來看，您將能夠：

  • 從數位電路圖/原理圖開始，為 ASIC/FPGA 實現可合成的 Verilog 程式碼
  • 從功能描述開始，為 ASIC / FPGA 實作可合成的 Verilog 程式碼

從功能驗證的角度來看，您將能夠：

  • 理解數位電路的功能描述並為其創建刺激
  • 實作自我檢測測試台來驗證數位電路的功能

您將輕鬆區分不同的 Verilog 編碼風格（結構、資料流、行為）以及如何使用它們來設計可合成的數位電路。您將會發現使用 Verilog 建模數位電路是多麼簡單！

在課程結束時，您將掌握 Verilog 工業級編碼技術，以獲得數位設計或驗證的最佳結果。

了解如何使用工業級 Verilog HDL 模擬器

類比是設計現代數位晶片的關鍵部分，因此您將安裝並學習如何使用 Modelsim – Intel FPGA 版（用於學術目的的免費版本）。 您將能夠創建專案、模擬您的 Verilog 程式碼並使用世界一流的模擬器解釋輸出。

課程概述

本課程專為對數位微電子學、數位電路設計和驗證感興趣的初學者量身定制。課程包含 158 多個簡短的講座，其中一半以上是標記為「行動時間」的實踐練習。每個動作時間都有可下載的資源，您可以使用 Modelsim 立即進行模擬。其中大多數部分還包含對您來說的挑戰，因此您將編寫超出初始功能的額外程式碼。

您的第一個 Verilog 範例將類似於普通程式語言( 例如 C )，以便學習運算符，並且我們將逐步一起推進到硬體描述語言構造，其中 Verilog 程式並行執行。

您將學習如何使用 Verilog 進行組合邏輯和順序邏輯以及如何結合結構/資料流/行為編碼風格來獲得具有特定功能的數位電路。隨著您的前進，您的電路將變得更加複雜，其中一些電路由多層子電路組成。

您將在課程中實現的 Verilog 組合電路：邏輯閘、加法器、比較器、二進位編碼器/解碼器、優先權編碼器、多工器/多路分解器、七段顯示解碼器、算術邏輯單元 (Arithmetical Logical Unit，ALU) 等…

您將在課程中實現的 Verilog 順序電路：觸發器、鎖存器、移位暫存器( PIPO、PISO、SIPO、SISO )、線性回饋移位暫存器、同步計數器、分頻器、序列偵測器等…

接下來，您將試驗 Verilog 函數和任務以及如何在測試台和設計中使用它們。

在最後幾章中，您將設計記憶體( SRAM 和 ROM )、有限狀態機以及更複雜的電路，例如 FIFO 甚至資料加密模組。

目標工作流程成功！

  1. 我們從實際的工程問題出發，了解數位電路如何解決這個問題。
  2. 向您展示一個真實的數位電路，它在現實世界中的使用方式，然後如何使用 Verilog 對其進行建模和測試。
  3. 您使用 Modelsim 對其進行模擬，接下來我將引導您了解結果解釋。

我們每次都一起進行這個過程….我解釋 Verilog 程式碼背後的故事，以便在課程結束時，您將能夠編寫故事背後的 Verilog 程式碼。

為什麼要學 Verilog HDL？

您周圍設備中的所有晶片都有可能採用 Verilog 進行設計，這種可能性超過 50%。

擔任數位設計或功能驗證工程師意味著今天設計未來的技術。這意味著我將擁有一份令人興奮、充滿挑戰、對世界產生巨大影響的工作。由於只有不到 2% 的工程師選擇這條道路，而且半導體產業從未如此繁忙，所以我非常肯定你會在其中找到自己的好位置。

Verilog是學習SystemVerilog的良好基礎，它是半導體產業非常流行的物件導向設計和驗證語言。

我為什麼要創建這門課？

作為一名工程專業的學生，我發現學習 Verilog 非常具有挑戰性，因為它的學習曲線非常陡峭，即使是運行一個簡單的範例，你也需要大量的專業知識。正因為如此，大多數學生放棄學習 Verilog 而選擇從事數位設計或驗證工作，這也對他們的學業成績產生了負面影響。

經過 10 多年的行業經驗、在 Verilog 上花費的數千小時以及學術研究，我覺得我已經找到了過去所沒有的缺失的拼圖碎片。本課程將向您展示使用 Verilog 進行數位電路設計的美妙和簡單！

準備好？設定…開始！

感謝您對數位電路設計和功能驗證的 Verilog HDL 的關注！

準備好開始掌握 Verilog HDL 數位設計和驗證基礎知識了嗎？讓我們開始這場奇妙的冒險吧！

目標受眾

  • 希望學習 Verilog 以完成專案和教師作業的電腦科學、電子、電信和微電子專業的學生
  • 想學習 Verilog 硬體描述語言的電子和微電子愛好者
  • 渴望成為數位設計工程師或功能驗證工程師的初學者
  • 對 Verilog 硬體描述語言感興趣的數位微電子和數位電路設計初學者

講師簡介

Ovidiu Plugariu 數位設計與功能驗證工程師，博士

我對 FPGA 和 ASIC 的數位設計和驗證充滿熱情。我有航空航太、汽車、應用密碼學、硬體加速器、數位訊號處理、資料壓縮、微控制器架構和嵌入式系統領域的 FPGA/ASIC 設計和驗證經驗。我已經在 Verilog 上花了超過 19,000 小時為工業界和學術界進行設計、驗證和研究。

我擁有 University Politehnica of Bucharest (布加勒斯特理工大學)電子與電信專業的博士學位。

我也在大學實驗室教授使用 Verilog 和 FPGA 進行數位設計的課程。

我之所以成為 Udemy 講師，是因為我兒時的夢想之一就是成為一名教授，而且我相信每個人都應該接受高品質的教育。

字幕：英文

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