驗證系列第 5 部分：UVM RAL 基礎知識

從頭開始的逐步指南

從這 6 小時的課程，你會學到

使用 UVM RAL 驗證 DUT 暫存器和記憶體
了解不同的暫存器和記憶體方法
實施前門和後門訪問方法
實現隱式和顯式預測器( Predictor )
暫存器( Register )和記憶體( Memories )的覆蓋率計算

要求

對 Verilog、SystemVerilog 和 UVM 有基本了解

課程說明

完成 RTL 設計後，編寫 Verilog 測試平台總是很有趣。您可以向客戶保證設計在測試場景中不會出現錯誤。隨著系統複雜性日益增加，System Verilog 因其強大的功能和可重複使用性而成為驗證的選擇，可以幫助驗證工程師快速定位隱藏的錯誤。 System Verilog 落後於結構化方法，而 UVM 則努力形成總體框架。配置資料庫的新增改變了我們過去使用驗證語言的方式。幾年之內，驗證工程師認識到了 UVM 的功能，並將其作為 RTL 設計驗證的事實上的標準。 UVM 將在驗證領域長期運作；因此，了解 UVM 將有助於有志於 VLSI 的人在該領域尋求職業生涯。

UVM 暫存器層提供了一組程式庫( libraries ) ，用於採用 UVM 來驗證由暫存器和記憶體組成的 DUT。 UVM RAL 提供了一組抽象方法來存取暫存器以及具有易於使用且可配置的前門或後門存取機制的記憶體。我們還將介紹使用 UVM RAL 獲得的覆蓋率計算。

目標受眾

參與/對 RTL 驗證感興趣的工程師

講師簡介

Kumar Khandagle 培訓師 @ NAMASTE FPGA ( 講師更多課程 )

我目前在 NAMASTE FPGA 線上學習平台擔任講師，負責為本科生和研究生創建教育內容。該內容旨在幫助他們掌握VLSI（超大規模整合）技術的最新趨勢。在此之前，我曾在印度頂尖金融科技公司之一擔任 FPGA 開發主管。在那裡，我領導一個團隊利用 Xilinx Alveo FPGA 卡開發了尖端的高頻交易平台。

在涉足金融科技產業之前，我在印度孟買大學擔任了三年的 VLSI 培訓師。此外，我還在印度一家專注於應用電子研究的著名研發中心擔任了一年的研究科學家。在此期間，我為一些專案做出了重大貢獻，例如為本土 MRI 機器開發 FPGA 上的梯度控制器和 64 MHz 接收器。

在閒暇時間，我熱衷於創建 Udemy 課程，並且還與 Larsen & Toubro Technology Services 和 Power International 等組織合作。在這些合作中，我在設計各種基於 FPGA 的系統中發揮了關鍵作用，包括同步 DAQ、多通道邏輯分析儀和資料傳輸系統 ( Data Transmission Systems，DTS )。我的主要專業知識和興趣領域圍繞著前端 VLSI 設計、系統單晶片 ( System-on-Chip，SoC ) 開發和晶片驗證。

字幕：英文

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