UVM 測試平台開發、測試案例開發、範例專案、使用業界標準模擬器進行仿真
從這 11 小時的課程，你會學到
- 學習通用驗證方法 (UVM)
- 如何使用 UVM 為任何數位 IP 建置測試平台？
- 使用 SV UVM 為數位 IP 開發測試案例
- 如何模擬 SV UVM 測試案例
要求
- 驗證原理、數位基礎、Verilog 和 SystemVerlog
- Linux 指令
課程說明
本課程涵蓋UVM方法論的基礎知識，包括組件、物件、UVM工廠、配置、階段和報告。課程將採用循序漸進的方式，使用驅動程式、序列器、代理、環境、測試和頂層測試平台來建立測試平台。課程也將示範如何建立序列來驗證範例IP的功能。完成本課程後，學員將能夠從零開始開發UVM測試平台和測試案例。此外，課程還將提供一個範例測試平台的建立流程，並講解如何撰寫測試案例以及如何進行模擬。課程將使用一個模擬器進行示範。
本課程適合正在攻讀電子與通訊工程學士/碩士（BE/BTech/MTech）學位並希望學習UVM或進行實習的學生。已完成工程學業的人員也可以選擇本課程，學習UVM並使用edaplayground提供的免費工具進行模擬。
本課程內容完整，包含專案示範和作業，旨在幫助學員輕鬆學習UVM。課程安排如下：
第一節 – UVM 概述
第二節 – UVM 元件和對象
第三節 – TLM
第四節 – UVM 工廠
第五節 – UVM 配置
第六節 – UVM 階段
第七節-1 – UVM 報告
第七節-2 – UVM 報告範例
第八節 – UVM 序列器、驅動程式
第九節 – UVM 代理、監視器
第十節 – UVM 測試、記分板
第十一節 – UVM 拓撲
第十二節-1 – 測試序列（第一部分）
第十二節-2 – 測試序列（第二部分）
作業
完成課程後，你可以申請半導體公司的設計驗證工程師職位。
目標受眾
- 電子與通訊工程學士/碩士（BE/BTech/ME/M Tech）
- 希望學習ASIC開發中IP驗證的高級驗證方法的人員
- 希望在VLSI設計驗證領域進行實習的人員
- 申請半導體公司ASIC設計驗證職位
講師簡介
- 擁有超過 20 年的 ASIC 設計和驗證經驗，並精通端對端晶片設計。
- 創立了 VLSI 設計服務公司 Excel VLSI。
- 具備豐富的 ASIC 設計和驗證執行技能，並擁有以下方面的實務經驗：
o 使用 Verilog、SystemVerilog 和 UVM 進行 IP/模組設計驗證
o VIP 開發
o 程式碼覆蓋率和功能覆蓋率指標
o 開發測試計劃和基於隨機/方法論的測試環境
o 使用 C/C++ 進行 SoC 驗證
o 晶片級閘級仿真
o 工具流程自動化腳本編寫
字幕：英文
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