SystemVerilog 斷言和從頭開始的功能覆蓋

SystemVerilog 斷言和功能覆蓋語言/應用程式從頭開始。包括 2005/2009/2012 LRM。

從這 12.5 小時的課程，你會學到

讓您在最短的時間內啟動並運行。無需了解 SystemVerilog OOP 或 UVM
讓您有信心發現那些關鍵且難以發現的錯誤
該課程將成為您簡歷的亮點
本課程將逐步介紹每個 SystemVerilog Assertions (SVA) 語言功能和方法組件，並在每個步驟中提供實際應用
您還將獲得 SystemVerilog 功能覆蓋語言、方法和應用程式的入門知識（從頭開始）。
知道您對設計驗證中兩個最重要的主題（即 SVA 和 FC）有深入的了解，從而充滿信心地申請新工作或專案

要求

Verilog 基礎知識
硬體設計和驗證的基礎知識
無需了解 SystemVerilog OOP（物件導向程式設計）
無需了解 SystemVerilog UVM（通用驗證方法）。

課程說明

SystemVerilog 斷言和功能覆蓋是一門關於斷言和功能覆蓋語言的從頭開始的綜合課程，涵蓋 SV LRM 2005/2009 和 2012 的功能。該課程由一位擁有 30 年 CPU 和 SoC 設計經驗的資深人士教授，他於 2016 年出版了有關 SVA 和 FC 的第二版書籍，並擁有 19 項美國設計驗證專利。課程有 50 多個閱讀材料，時長超過 12 小時，將引導您逐步學習語言。

從本課程中獲得的知識將幫助您發現並涵蓋那些關鍵且難以發現的設計錯誤。 SystemVerilog 斷言和功能覆蓋是整體功能驗證方法中非常重要的部分，所有驗證工程師都需要這些知識才能取得成功。在尋找具有挑戰性的工作或專案時，SVA 和 FC 的知識將成為您履歷的亮點。本課程提供了學習 SVA 和 FC 的分步指南，並提供大量實際應用，幫助您在最短的時間內將 SVA 和 FC 應用到您的專案中。 SVA 和 FC 有助於功能域和順序域覆蓋的關鍵方面，而這對於程式碼覆蓋來說是不可能實現的。