VSD - RISCV : 指令集架構 (ISA，Instruction Set Architecture) - 第 1a 部分

Contents

讓我們和電腦對話吧

從這 2.5 小時的課程，你會學到

學習任何電腦的 ISA
學習為 RISCV CPU 核心編寫簡短的組合語言程式
了解如何定義系統規範

要求

你應該熟悉二進位數。無論如何，這是簡短的

課程說明

預發布 5 個教學影片

RISC-V 是一種免費開放的 RISC 指令集架構。最初是在加州大學柏克萊分校 EECS 系的計算機科學系開發的。

本課程將從頭開始討論很多關於 RISC-V ISA 的內容，還包括關於為什麼我們甚至需要電腦架構以及實時日常應用程式如何在電腦上運行的部分，並附有示例。

本課程的最終目的是幫助每個人建立一個健壯的規範，這是系統設計背後的首要標準。在接下來的課程中，這些規範將使用 verilog/vhdl 以 RTL 硬體描述語言編碼，最後使用開源 EDA 工具鏈對 RTL 進行佈局和佈線。

本課程將帶您了解規範，從有符號/無符號整數表示到 RV64IMFD 指令集以及一些非常酷的圖像和示例。像“IMFD”這樣的約定也將以一種獨特的方式進行探索，這是以前從未做過的任何微處理器或微控制器相關課程。

致謝 –

我要感謝 SiFive，一家由 RISC-V ISA 的創建者創立的公司。

我還要感謝 David Patterson 教授和他的書“計算機組織與設計 – RISCV 版 Computer Organization And Design – RISCV Edition”，這對本課程的製作提供了極大的幫助。

讓我們進入電腦…

目標受眾

任何想了解計算機語言的人
任何想學習處理器架構的人
任何想了解應用程式如何在電腦內部晶片上運行的人

講師簡介

Kunal Ghosh VLSI 系統設計 (VSD) 的數位和簽核專家

Kunal Ghosh 是 VLSI System Design (VSD) Corp. Pvt. 的董事兼聯合創始人。在 2017 年推出 VSD 之前，Kunal 在高通( Qualcomm )的測試晶片業務部門擔任過多個技術領導職務。 2010年加入高通，領導28nm、16nm 測試晶片的實體設計( physical design )和 STA 流程開發。 2013 年，他加入 Cadence，擔任 Tempus STA 工具的首席銷售應用工程師。 Kunal 擁有印度孟買印度理工學院 (IIT) 的電氣工程碩士學位，專攻 VLSI 設計和奈米技術。

掌握技術@

1）MSM（行動站模式晶片）——MSM 晶片用於 CDMA 調製/解調。它由 DSP 和微處理器組成，用於運行網路瀏覽、視訊會議、多媒體服務等應用程式。

2) 記憶體測試晶片 – 記憶體測試晶片用於驗證 28nm 定制/編譯器記憶體的功能，並描述它們的時序、功率和成品率。

3）DDR-PHY 測試晶片——DDR-PHY 測試晶片基本都是高速資料傳輸測試

4) 時序和實體設計 130nm MOSFET 技術節點到 16nm FinFET 技術節點的流程開發。

5）“IR aware STA” 和 “Low power STA”

6) 針對高達 8.5 億實例計數的設計規模分析了 STA 引擎行為 ACADEMIC

1) Richard Pinto 教授和 Anil Kottantharayil 教授的研究助理 “Sub-100nm optimization using Electron Beam Lithography”，旨在優化 RAITH-150TWO 電子束光刻工具和工藝條件以獲得最小分辨率，使用 mix- 該工具的匹配功能可用於亞 100 奈米 MOSFET 製造，並為 500 奈米以上的特徵尺寸生成遮罩板。

2) 與 Madhav Desai 教授一起研究助理，從 C 到 RTL AHIR 編譯器生成的 RTL 的功率、性能和面積方面進行表徵。這是通過將 AHIR 編譯器生成的 RTL 傳遞給標準 ASIC 工具鏈（如綜合和佈局佈線）來完成的。 PNR 中生成的網表使用標準軟體進行表徵

出版物

1) “A C-to-RTL Flow as an Energy Efficient Alternative to Embedded Processors in Digital Systems” submitted in the conference “13th Euromicro Conference on Digital System Design, Architectures, Methods and Tools, DSD 2010, 1-3 September 2010, Lille, France”

2) Concurrent + Distributed MMMC STA for ‘N’ views

3) Signoff Timing and Leakage Optimization On 18M Instance Count Design With 8000 Clocks and Replicated Modules Using Master Clone Methodology With EDI Cockpit

4) Placement-aware ECO Methodology – No Slacking on Slack

關於學習 VLSI 並從中勝出的順序提示：

如果我是你，我會從實體設計和實體設計網路研討會課程開始，在那裡我首先了解整個流程，然後會轉到 CTS-1 和 CTS-2 來研究 clock 的建構細節 .

然後，正如你們都知道串擾( crosstalk )如何影響較低節點的功能，我會參加信號完整性( Signal Integrity )課程以了解縮放的影響並修復它們。一旦我這樣做了，我想知道如何分析我的設計的性能，我會分別參加 STA-1、STA-2 和 Timing ECO 網路研討會課程

一旦您完成 STA，就會產生一種內在的好奇心，並希望了解 transistor 層級時序分析( timing analysis )的內容。為了完全滿足這一要求，我會去學電路設計和 SPICE 模擬第 1 部分和第 2 部分課程。

最後，為了更詳細地了解預置單元( pre-placed cells )、IP 和 STA，我會參加自定義佈局課程和程式庫表徵( Library Characterization )課程

以上所有都需要使用 CAD 工具來實現，並且需要更快地完成，為此我會編寫 TCL 或 perl 腳本。所以為此，我會在一開始或中期開始學習T CL-Part1 和 TCL-Part2 課程

最後，如果我想學習 RTL 和綜合，從規範到佈局，RISC-V ISA 課程將教授為微處理器等複雜系統定義規範的最佳方法

與我聯繫以獲得更多指導！

希望你喜歡這次會議，祝你未來好運