FPGA 高階合成，第 2 部分 - 時序電路

使用 Vitis-HLS 進行邏輯設計

從這 9.5 小時的課程，你會學到

使用 HLS 方法以 C/C++ 語言設計時序邏輯電路
了解高階合成 (High-Level Synthesis，HLS) 的基本概念
使用 HLS 概念設計時序邏輯電路
FPGA 的 HLS 設計流程
使用 Xilinx Vitis-HLS 和 Vivado 設計套件工具集
如何使用 Vitis-HLS 產生 RTL 硬體 IP
在 HLS 中編寫 C 測試平台
使用 HLS 實施三個令人興奮的專案

要求

了解 C/C++ 程式設計的基本概念
「FPGA 高階合成，第 1 部分 – 組合電路」課程
BASYS3評估板
Xilinx Vitis-HLS 與 Vivado 工具集

課程說明

本課程介紹高階合成 (High-Level Synthesis，HLS) 中的時序電路設計。本課程的目標是僅使用 C/C++ 語言在 FPGA 上描述、調試和實現時序邏輯電路，無需 HDL（例如 VHDL 或 Verilog）的任何幫助。

它使用 Xilinx HLS 軟體和硬體平台來演示真實的範例和應用。本課程主要使用 Xilinx Vitis-HLS 工具集來描述、模擬高級設計描述並將其綜合為等效的 HDL 程式碼。本課程還介紹如何使用 Vivado 中的整合邏輯分析器 (ILA) IP 在 Basys3 板上進行即時偵錯。

本課程是此類課程中的第一門，從頭開始建立 HLS 設計流程和技能以及數位邏輯電路概念。在整個課程中，你將遵循幾個描述 HLS 概念和技術的範例。本課程包含大量測驗和練習，供你練習和掌握所提出的方法和途徑。此外，該課程利用三個令人興奮的專案將所有解釋的概念放在一起來設計真實的電路和硬體控制器。

本課程是有關在目標 FPGA 上設計硬體模組和加速演算法的 HLS 系列課程中的第二門課程。本課程重點介紹時序電路，而第一門課程則說明如何在 HLS 中描述組合電路。該系列的其他課程將講解如何使用 HLS 來設計高級邏輯電路、演算法加速以及混合 CPU+FPGA 異構系統。

目標受眾

硬體工程師
對 FPGA 有興趣的軟體工程師
希望在講座、課程或研究中使用基於 FPGA 的 HLS 的講師、研究人員、教授
數位邏輯愛好者

講師簡介

Mohammad Hosseinbady

Mohammad Hosseinabady 擁有電腦工程博士學位。他曾在多所大學教授電子學和電腦課程十餘年。目前，他致力於 FPGA 的 HLS 研究。他的目標是讓那些對 FPGA 和傳統硬體設計方法缺乏深入了解的人也能輕鬆掌握先進的可重構技術。他的研究興趣包括高階可靠性和可測試性、可重構架構、動態資源管理和執行時間電源管理。他已在 IEEE、IEEE 和 ACM 的彙刊、期刊和會議論文集中發表了多篇相關論文。