FPGA 的高階合成，第 1 部分 - 組合電路

使用 Vitis-HLS( High-Level Synthesis，高階合成 ) 進行邏輯設計

從這 7.5 小時的課程，你會學到

使用 HLS ( High-Level Synthesis，高階合成 ) 方法以 C/C++ 語言設計組合邏輯電路
了解 HLS 的基本概念
使用 HLS 概念設計組合邏輯電路
FPGA 的 HLS 設計流程
使用 Xilinx Vitis-HLS 和 Vivado 套件工具集
如何使用 Vitis-HLS 產生 RTL 硬體 IP
在 HLS 中編寫 C 測試平台
使用 HLS 實施兩個令人興奮的專案

要求

了解 C/C++ 程式編輯的基本概念
了解邏輯運算子的基本概念（例如 AND、OR、XOR、SHIFT）
BASYS3評估板
Xilinx Vitis-HLS 和 Vivado（下載 Vivado ML 版本或 Vivado 設計套件 – 適用於 Windows 或 Linux 的 HLx 版本）

課程說明

本課程是高階合成（HLS，High-Level Synthesis）設計流程的基本介紹。本課程的目標是僅使用 C/C++ 語言在 FPGA 上描述、debug 和實現組合邏輯電路，無需 HDL（例如 VHDL 或 Verilog）的任何幫助。最近，多家產業領導者（例如 Nvidia 和 Google）使用 HLS 來設計他們的硬體和軟體平台。 HLS 設計流程是硬體設計的未來，它很快就會成為每個熱衷於利用 FPGA 卓越性能和低功耗的硬體或軟體工程師的必備技能。

它使用 Xilinx HLS 軟體和硬體平台來演示真實的範例和應用。本課程首次從零開始建立 HLS 設計流程和技能，並介紹數位邏輯電路概念。在本課程中，你將學習多個實例，以了解 HLS 的概念和技術。課程包含大量測驗和練習，幫助你練習並掌握所介紹的方法和途徑。

本課程是有關在目標 FPGA 上設計硬體模組和加速演算法的 HLS 系列課程中的第一門課程。而本課程的重點是組合電路。該系列的其他課程將講解如何使用 HLS 來設計時序邏輯電路、演算法加速以及混合 CPU+FPGA 異構系統。

目標受眾

硬體工程師
對 FPGA 有興趣的軟體工程師
希望在講座、課程或研究中使用基於 FPGA 的 HLS 的講師、研究人員、教授
數位邏輯愛好者

講師簡介

Mohammad Hosseinbady PhD

Mohammad Hosseinabady 擁有電腦工程博士學位。他曾在多所大學教授電子學和電腦課程十餘年。目前，他致力於 FPGA 的 HLS 研究。他的目標是讓那些對 FPGA 和傳統硬體設計方法缺乏深入了解的人也能輕鬆掌握先進的可重構技術。他的研究興趣包括高階可靠性和可測試性、可重構架構、動態資源管理和執行時間電源管理。他已在 IEEE、IEEE 和 ACM 的彙刊、期刊和會議論文集中發表了多篇相關論文。