FPGA 高階合成，第 3 部分 - 進階篇

使用 Vitis-HLS( High-Level Synthesis，高階合成 ) 進行邏輯設計

從這 7.5 小時的課程，你會學到

使用多週期設計流程在 HLS ( High-Level Synthesis，高階合成 ) 中開發時序電路。
在 HLS 中實現流通訊和計算。
使用 FIFO 作為連接模組之間的同步機制。
學習如何在 HLS 程式碼中使用陣列變數。
在 Vivado 專案中將 HLS IP 連接到 BRAM 並進行邏輯與運算。
在 HLS 中使用指標。
在 HLS 中使用 AXI 協定。
在 HLS 中進行循環管線優化。

要求

理解 C/C++ 程式設計的基本概念
理解邏輯運算子（例如，與、或、異或、移位）的基本概念
Udemy 課程“FPGA 高階合成，第一部分：組合電路”
Udemy 課程“FPGA 高階合成，第二部分：時序電路”
BASYS3 評估板
Xilinx Vitis-HLS 和 Vivado（下載 Windows 或 Linux 的 Vivado ML 版或 Vivado Design Suite – HLx 版）

課程說明

本課程涵蓋高階合成 (High-Level Synthesis，HLS) 設計流程的高階主題。課程目標是僅使用 C/C++ 語言，無需任何硬體描述語言 (HDL)（例如 VHDL 或 Verilog），即可在 FPGA 上描述、debug 和實現邏輯電路。 HLS 近期已被多家產業領導者（例如 Nvidia 和 Google）用於設計其硬體和軟體平台。 HLS 設計流程代表硬體設計的未來。對於任何希望利用 FPGA 的卓越性能和低功耗的硬體或軟體工程師而言，HLS 都將迅速成為一項必備技能。

本課程首次全面說明了高階 HLS 設計流程主題。課程使用 Xilinx HLS 軟硬體平台來示範實際範例和應用。在整個課程中，您將學習多個範例，以了解 HLS 的概念和技術。課程包含大量測驗和練習，幫助您練習並掌握所提出的方法和技巧。

本課程是關於在目標 FPGA 上設計硬體模組和加速演算法的 HLS 系列課程的第三門。本課程著重於 HLS 中的多週期設計、高級設計和最佳化技術，而該系列的其他課程則解釋如何使用單週期設計技術在 HLS 中開發組合邏輯和時序邏輯電路。

目標受眾

硬體工程師
對 FPGA 有興趣的軟體工程師
希望在教學、課程或研究中使用基於 FPGA 的高階合成（HLS）的講師、研究人員和教授
數位邏輯愛好者

講師簡介

Mohammad Hosseinbady

Mohammad Hosseinabady 擁有電腦工程博士學位。他曾在多所大學教授電子學和電腦課程十餘年。目前，他致力於 FPGA 的 HLS 研究。他的目標是讓那些對 FPGA 和傳統硬體設計方法缺乏深入了解的人也能輕鬆掌握先進的可重構技術。他的研究興趣包括高階可靠性和可測試性、可重構架構、動態資源管理和執行時間電源管理。他已在 IEEE、IEEE 和 ACM 的彙刊、期刊和會議論文集中發表了多篇相關論文。

字幕：英文

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