使用 VIVADO 和 MODELSIM 的 VHDL 電路設計和 FPGA

Contents

1 從這 19 小時的課程，你會學到
2 要求
3 課程說明
4 目標受眾
5 講師簡介
6 英文字幕：有
7 報名參加課程
8 幫我們個小忙！
9 使用 e-mail 追蹤 Soft & Share

使用 VHDL 對 FPGA 設備進行電路設計

從這 19 小時的課程，你會學到

採用 VHDEL 綜合 VHDL 電路設計和 FPGA 程式設計
用於數位電路設計的 VHDL 語言
使用 VIVADO 進行模擬和合成
使用 MODELSIM 模擬 VHDL 實現
FPGA 程式設計

要求

數位邏輯設計

課程說明

在本課程中，我們將教授 VHDL 電路設計。將提供有關 VHDL 電路設計的基本概念。此外，還將提供使用 FPGA 開發板的實際示例。將通過示例解釋組合和時鐘邏輯電路設計。我們將使用 VIVADO 或 MODELSIM 平台進行 VHDL 設計的模擬和開發。一些編寫的程式碼將被加載到 FPGA 卡中用於演示目的。

我們使用 MODELSIM 來模擬 VHDL 程式碼。在VHDL電路設計中，需要對信號和變量物件有很好的了解，工程師應該非常清楚信號和變量物件之間的區別。信號物件和變量物件之間最令人困惑的部分是變量物件是立即更新的，而信號物件的更新不是立即的。使用 MODELSIM 模擬詳細解釋了信號和變量物件的時鐘分配操作和行為。使用 MODELSIM 模擬闡明了組合電路和時序電路的行為。

我們使用 VIVADO 平台對 VHDL 程式碼進行模擬和電路合成。其實用MODELSIM平台做模擬，用VIVADO平台做電路合成和 FPGA 編輯程式比較好。我們指出可以模擬的 VHDL 程式碼的可能無法合成，我們在 VIVADO 平台上提供示例來解釋這個概念。通過課程，我們提供了許多視訊來解釋用於電路設計的 VHDL 語言以及使用 MODELSIM 和 VIVADO 平台進行模擬和電路合成。

目標受眾

數位設計工程師

講師簡介

Prof. Dr. Academic Educator

Prof. Dr. Academic Educator 在大學工作。他多年來一直在教授通信、信號處理、VHDL 編程和硬體課程。他對 FPGA 器件的 VHDL 設備程式編輯很感興趣。 Prof. Dr. Academic Educator 撰寫了 10 本與電機和電子工程學科相關的教科書，如 VHDL 程式設計、編碼理論、信號與系統等。