用於驗證的高級 VHDL

泛型、別名、記錄、多維陣列、TestIO、訊號層次結構( Signal Hierarchy )和匯流排功能模型( Bus Functional Models )

從這 4.5 小時的課程，你會學到

• 用於驗證的高級 VHDL，包括 TextIO、配置、泛型、記錄、BFM、多維陣列和訪問

要求

• VHDL RTL 設計經驗。建議完成 VHDL 簡介課程。

課程說明

高級 VHDL 課程包括高級 RTL 功能以及驗證行為功能：

• VHDL 配置
• VHDL 陣列
• 在 VHDL 中建模記憶，在 RTL 中建立推斷記憶
• 在 VHDL 中建模和推斷 FIFO
• VHDL訊號層次結構(  Signal Hierarchy )
• VHDL 泛型、記錄與別名
• VHDL 檔案 I/O 和 TextIO
• 建立模擬偽代碼( pseudo-code )
• 開發VHDL匯流排功能模型

目標受眾

• 希望使用 VHDL 語言改進驗證的 VHDL RTL 或驗證工程師。

講師簡介

Scott Dickson FPGA / ASIC 設計工程師

25 年為商業和航空航天市場設計 FPGA 和 ASIC 的經驗。 在加州州立大學任教多年。 Boeing、Rockwell、Intel、Xilinx 和 AMD 等大公司的講師和講師。 航太、通信、圖像處理和自動化領域的 FPGA 設計。 發展研討會和公司學習活動的熱門講師。

英文字幕：有

• 想要了解如何將英文字幕自動翻譯成中文? 請參考這篇 How-To

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