使用 FPGA 和 VHDL 設計並建立一個功能齊全的鬧鐘：從概念到硬體實現
從這 2 小時的課程，你會學到
- 規格分析：理解基於 FPGA 專案的系統需求和設計規格。
- VHDL 數位邏輯設計：設計組合邏輯與時序邏輯電路。
- FPGA 基礎：獲得 FPGA 硬體、工具鏈和開發工作流程的實務經驗。
- 蜂鳴器元件：學習如何連接和驅動蜂鳴器以產生鈴聲。
- 七段數位管：學習如何連接和驅動外部七段數位管以顯示時間。
- 按鈕和開關介面：了解如何連接和消除按鈕、開關等輸入設備的抖動。
- FPGA 綜合與模擬：使用模擬工具在將設計綜合到硬體之前對其進行驗證。
- 最終系統展示：展示一個運行在 FPGA 板上的鬧鐘系統。
要求
要充分利用本課程，需要數位電子學和VHDL的基礎知識。
課程說明
本課程旨在帶您沉浸於硬體工程的世界。課程將指導您如何將需求轉化為實用且高效的設計。您將探索數位電路的基本概念以及 VHDL 編碼規則和語法。此外，課程還將涵蓋約束檔案的使用、HDL 設計的綜合和仿真，使您能夠在實際實現之前驗證電路的正確性。課程結束時，您將掌握設計、實現和測試數位系統的全面技能。
為了實現上述目標，我們將使用 VHDL 在 FPGA 上設計一個鬧鐘。一個外部 4 位元 7 段數位管將透過導線連接到 FPGA，以 HH:MM 格式顯示時間。這對於學習 FPGA 的 PMOD 和 I/O 引腳非常理想。該設計允許用戶透過開關設定當前時間或鬧鐘。在「設定」模式下，使用者可以透過按壓按鈕來增加分鐘或小時，從而配置時鐘和鬧鐘。噹噹前時間到達使用者設定的鬧鐘時間時，連接到 FPGA 的蜂鳴器將鳴響一分鐘。
課程結束時，學生將掌握在 FPGA 上設計、實現和驗證功能齊全的數位鬧鐘系統所需的實用技能和經驗，為後續的 FPGA 和數位設計專案奠定堅實的基礎。
目標受眾
以數位電子學初學者或任何對 FPGA 設計有興趣的人士
講師簡介
Anas Fennane 硬體經理&FPGA工程師
我是一名擁有十年硬體設計和嵌入式系統經驗的電子通訊工程師。目前在巴黎工作，擔任安全領域的硬體經理，擁有金融和航太相關專案的經驗。除了本職工作之外，我熱衷於學習和持續改進，並樂於與同樣渴望了解事物運作原理的工程師和學生分享實用且真實的經驗。
課程結束時，學生將掌握在FPGA上設計、實現和驗證功能齊全的數位鬧鐘系統所需的實用技能和經驗，為他們未來的FPGA和數位設計專案奠定堅實的基礎。
字幕：英文
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