用於驗證的 UVM 第 1 部分：基礎知識

Contents

從頭開始建構驗證環境的分步指南

從這 10 小時的課程，你會學到

通用驗證方法( Universal Verification Methodology，UVM )的基礎知識
報告 Macros 和相關操作
UVM 物件和 UVM 組件
UVM 階段
TLM 通訊
序列( Sequences )
UVM Debugging 功能
從頭開始建構 UVM 驗證環境

要求

SystemVerilog 測試平台環境基礎知識

課程說明

完成 RTL 設計後，編寫 Verilog 測試平台總是很有趣。您可以向客戶保證設計在測試場景中不會出現錯誤。隨著系統複雜性日益增加，System Verilog 因其強大的功能和可重用性而成為驗證的選擇，幫助驗證工程師快速定位隱藏的錯誤。 System Verilog 落後於結構化方法，而 UVM 則非常努力地形成通用框架。配置資料庫的添加改變了我們過去使用驗證語言的方式。幾年之內，驗證工程師認識到 UVM 的功能，並採用 UVM 作為 RTL 設計驗證的事實上的標準。 UVM 將在驗證領域長期運行，因此學習 UVM 將幫助有志於 VLSI 的人在該領域追求職業生涯。

本課程將討論通用驗證方法的基礎知識。這是一門基於實驗室的課程，旨在讓任何沒有 OOPS 或系統 Verilog 經驗的人都可以立即開始編寫 UVM 組件，例如事務、生成器、定序器、驅動程式、監視器、記分板、代理、環境、測試。整個課程中使用了大量的程式編輯練習、專案和簡單的示例，為 UVM 奠定了堅實的基礎。

目標受眾

任何對驗證工程師角色感興趣的人

講師簡介

Kumar Khandagle FinTech FPGA 開發主管

我在印度最好的金融技術公司擔任 FPGA 開發主管，負責在 Xilinx Alveo FPGA 卡上開發下一代高頻交易平台。在加入 Fintech 之前，我在印度孟買大學擔任了三年的 VLSI 培訓師，並在印度應用電子研究傑出研發中心擔任了一年的研究科學家，為本土的 FPGA 上的梯度控制器、64 Mhz 接收器的開發做出了貢獻核磁共振機。在空閒時間，我喜歡開發 Udemy 課程。我還與 Larsen & Toubro Technology Services、Power International 合作開發各種基於 FPGA 的系統，例如同步 DAQ、多通道邏輯分析儀和 DTS。我感興趣的領域包括前端 VLSI 設計、SoC 和晶片驗證。

英文字幕：有

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