驗證系列第 3 部分：UVM 基礎知識

從頭開始建立 UVM 驗證環境的逐步指南

從這 10 小時的課程，你會學到

通用驗證方法( Universal Verification Methodology，UVM )的基礎知識
報告 Macros 和相關操作
UVM 物件和 UVM 組件
UVM 階段
TLM 通訊
序列( Sequences )
UVM Debugging 功能
從頭開始建構 UVM 驗證環境

要求

SystemVerilog 測試平台環境基礎知識

課程說明

完成 RTL 設計後，編寫 Verilog 測試平台總是很有趣。您可以向客戶保證設計在測試場景中不會出現錯誤。隨著系統複雜性日益增加，System Verilog 因其強大的功能和可重用性而成為驗證的選擇，幫助驗證工程師快速定位隱藏的錯誤。 System Verilog 落後於結構化方法，而 UVM 則非常努力地形成通用框架。配置資料庫的添加改變了我們過去使用驗證語言的方式。幾年之內，驗證工程師認識到 UVM 的功能，並採用 UVM 作為 RTL 設計驗證的事實上的標準。 UVM 將在驗證領域長期運行，因此學習 UVM 將幫助有志於 VLSI 的人在該領域追求職業生涯。

本課程將討論通用驗證方法的基礎知識。這是一門基於實驗室的課程，旨在讓任何沒有 OOPS 或系統 Verilog 經驗的人都可以立即開始編寫 UVM 組件，例如事務、生成器、定序器、驅動程式、監視器、記分板、代理、環境、測試。整個課程中使用了大量的程式編輯練習、專案和簡單的示例，為 UVM 奠定了堅實的基礎。

目標受眾

任何對驗證工程師角色感興趣的人

講師簡介

Kumar Khandagle 培訓師 @ NAMASTE FPGA ( 講師更多課程 )

我目前在 NAMASTE FPGA 線上學習平台擔任講師，負責為本科生和研究生創建教育內容。該內容旨在幫助他們掌握VLSI（超大規模整合）技術的最新趨勢。在此之前，我曾在印度頂尖金融科技公司之一擔任 FPGA 開發主管。在那裡，我領導一個團隊利用 Xilinx Alveo FPGA 卡開發了尖端的高頻交易平台。

在涉足金融科技產業之前，我在印度孟買大學擔任了三年的 VLSI 培訓師。此外，我還在印度一家專注於應用電子研究的著名研發中心擔任了一年的研究科學家。在此期間，我為一些專案做出了重大貢獻，例如為本土 MRI 機器開發 FPGA 上的梯度控制器和 64 MHz 接收器。

在閒暇時間，我熱衷於創建 Udemy 課程，並且還與 Larsen & Toubro Technology Services 和 Power International 等組織合作。在這些合作中，我在設計各種基於 FPGA 的系統中發揮了關鍵作用，包括同步 DAQ、多通道邏輯分析儀和資料傳輸系統 ( Data Transmission Systems，DTS )。我的主要專業知識和興趣領域圍繞著前端 VLSI 設計、系統單晶片 ( System-on-Chip，SoC ) 開發和晶片驗證。