在 FPGA 設計實施 AXI4

學會在你下一次 FPGA 設計 Intel/Altera 或 AMD/Xilinx 上 AXI4 Bus 的實施

從這 8 小時的課程，你會學到

了解基於 FPGA 的 AXI4 Bus 協議，包括 AXI4-Lite 和帶有 RTL/VHDL 和 Verilog 驗證的 AXI4 Stream
AXI4 Bus 訊號和主/從握手( Master/Slave Handshaking )
驗證 AXI4 協定以及與 Vendor IP 的介面
使用範例程式碼檔案進行 Verilog 和 VHDL 模擬演示

要求

了解 VHDL 或 Verilog 中的基本 FPGA 邏輯設計。一些行為模擬器的經驗可能會有所幫助。

課程說明

針對 AXI4 Bus 協定各個面向的完整教學系列，包括 AXI4 Stream、AXI4-Lite 和 AXI4。每種類型的 AXI4 都有詳細描述的總線流 (bus flow)、握手( handshake )和訊號要求。包括 AXI4 每個子集中主站( Master )和從站( Slave )的實施範例，以及使用 edaplayground 和 vivado 中的範例測試台進行的模擬演示，包括使用帶有 AXI4 協定檢查的 vivado 框圖。

我們了解每種 AXI4 風格之間的差異，其中 AXI4 Stream 協定用於從主裝置到從裝置的單向批次資料傳輸，無需尋址資訊。 AXI4 Stream 協定最容易實施，也是最常見的。

AXI4-Lite 協定是我們學習如何實現的另一個通用介面。我們全面了解 AXI4-Lite 主站( Master )如何與 AXI4-Lite 從站( Slave )透過位址和資料握手，並允許單字寫入和讀取，以及從站對有效或錯誤事務的回應。

完整的 AXI4 協定提供最高的資料頻寬，突發模式高達 256 個字（大小為 128 位元組）。由於有5 條獨立的匯流排( buss )，包括位址寫入匯流排( Address Write Bus )、資料寫入匯流排( Data Write bus, )、位址讀取匯流排( Address Read Bus )、讀取匯流排( Read Bus )和寫入回應匯流排( Write Reponse bus )，每條匯流排都有單獨的握手，因此成功實作 RTL 元件需要廣泛的理解。

目標受眾

FPGA 邏輯設計師與 FPGA 嵌入式軟體設計師

講師簡介

Scott Dickson FPGA / ASIC 設計工程師

25 年為商業和航空航天市場設計 FPGA 和 ASIC 的經驗。在加州州立大學任教多年。 Boeing、Rockwell、Intel、Xilinx 和 AMD 等大公司的講師和講師。航太、通信、圖像處理和自動化領域的 FPGA 設計。發展研討會和公司學習活動的熱門講師。

英文字幕：有

想要了解如何將英文字幕自動翻譯成中文? 請參考這篇 How-To

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