驗證用的 SystemVerilog 第 2 部分：多個專案

Contents

常見週邊、記憶體和匯流排(Bus)協議的驗證

從這 14.5 小時的課程，你會學到

記憶的驗證，即“先進先出( FIFO )”
Bus 協議的驗證，即 APB、AHB、AXI、Whishbone (叉骨)
介面通訊協議的驗證，即 SPI、UART、I2C
簡單組合塊的驗證，即 Adder (加法器)
簡單序列塊的驗證，即 Data Flipflop (資料觸發器)

要求

Verilog、數位電子基礎知識

課程說明

VLSI 行業可以分為兩個分支，即 RTL 的設計和 RTL 的驗證。 Verilog 和 VHDL 仍然是大多數從事 RTL 設計的設計工程師的流行選擇。功能驗證也可以使用硬體描述語言來進行，但是硬體描述語言執行程式碼覆蓋率分析、極端情況測試等的能力有限，對於複雜的系統來說，有時編寫 TB 代碼不一定可行。

SystemVerilog 已成為驗證工程師執行複雜 RTL 驗證的首選。 SystemVerilog 物件導向的功能（例如繼承、多態性和隨機化）允許用戶以最小的努力找到關鍵錯誤。

FPGA 中的每個複雜系統都是在多個子系統的幫助下建構的。這些子系統可以是簡單的順序組件/簡單的組合組件/資料通訊協議 RTL / Bus 協議 RTL。

一旦我們了解了對公共子系統進行驗證的策略，你就可以輕鬆地對具有相同邏輯的任何複雜系統進行驗證。

我們課程的目標是藉助課程第一部分中討論的基礎知識構建邏輯，以對這些常見子系統進行驗證。我們首先對 Data Flipflop (資料觸發器)和 FIFO 進行驗證，然後繼續對常見資料通訊協議（即 SPI、UART 和 I2C）進行驗證。最後，我們將進行總線協議的驗證，即 ABP、AHB、AXI 和 Whishbone 協議。

目標受眾

任何想要學習使用 SystemVerilog 進行 RTL 驗證的人

講師簡介

Kumar Khandagle FinTech FPGA 開發主管

我在印度最好的金融技術公司擔任 FPGA 開發主管，負責在 Xilinx Alveo FPGA 卡上開發下一代高頻交易平台。在加入 Fintech 之前，我在印度孟買大學擔任了三年的 VLSI 培訓師，並在印度應用電子研究傑出研發中心擔任了一年的研究科學家，為本土的 FPGA 上的梯度控制器、64 Mhz 接收器的開發做出了貢獻核磁共振機。在空閒時間，我喜歡開發 Udemy 課程。我還與 Larsen & Toubro Technology Services、Power International 合作開發各種基於 FPGA 的系統，例如同步 DAQ、多通道邏輯分析儀和 DTS。我感興趣的領域包括前端 VLSI 設計、SoC 和晶片驗證。

英文字幕：有

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