ASIC 流程、Verilog 語言、數位基礎知識、組合電路、時序電路、APB 協議
從這 16 小時的課程，你會學到
- 專用積體電路流程
- 數位基礎知識
- 用於設計的 Verilog 結構
- 用於驗證的 Verilog 結構
- 記憶體設計與驗證
- APB 協定學習
要求
- 電子學基礎
- Linux 指令
課程說明
本課程主要針對 VLSI 的初學者到專家級別。本課程詳細介紹了 ASIC 流程、Verilog 語言、數位基礎知識、組合電路、時序電路、APB 協定。
它有 9 個影片，每個影片超過 1 小時，包括理論解釋和程式執行實踐。
Cadence Xcelium 模擬器用於在 linux 環境下執行 Verilog 程式。
程式在 vi 編輯器中編輯。
以下是課程主題：
第 1 節：ASIC 流程 – 架構、設計、RTL 編碼、驗證、DFT 概述
第 2 節：綜合、靜態時序分析、實體設計、FPGA 模擬概述、數位基礎知識
第 3 節：使用 Verilog 進行硬體建模
第 4 節：Verilog 程式結構
第 5 節 ：Verilog 語言構造
第 6 節：使用 Verilog 進行組合電路設計與驗證
第 7 節：使用 Verilog 進行時序電路設計與驗證
第 8 節：時間安排和活動安排
第 9 節：專案：記憶體設計、FIFO 以及程式碼和模擬
本課程非常適合想要實習、想要在 VLSI 學習和開始職業生涯的人。這有助於獲取 VLSI 領域知識並在該行業尋找工作。這些基本概念和語言有助於參加面試。
該課程由在半導體行業工作了 20 多年的 ASIC 設計和驗證專家設計和講授
目標受眾
- 適合想要實習的 BE / BTech / MTech ECE / EEE 學生
- ECE/EEE 工程師在 VLSI 行業尋求職業發展
講師簡介
VLSI Mentor 超大規模積體電路
20 多年從事 ASIC 設計和驗證以及處理端到端晶片設計的經驗。
VLSI 設計服務公司 Excel VLSI 的創辦人
廣泛的 ASIC 設計和驗證執行技能，並具有以下方面的實務經驗：
o 使用 Verilog、System Verilog 和 UVM 進行 IP/模組設計驗證
o VIP 開發
o 程式碼覆蓋率和功能覆蓋率指標
o 制定測試計劃和基於隨機/方法的測試環境
o 使用 C/C++ 進行 SoC 驗證
o 晶片級閘級模擬
o 工具流程的自動化腳本
英文字幕：有
- 想要了解如何將英文字幕自動翻譯成中文? 請參考這篇 How-To
- Udemy 永久擁有課程 NT310 起特價中(點擊連結看更多)
- ✨年訂閱每月 NT350 🌈 悠遊 Udemy 的 26000+ 門課，最大化學習 ( 原價 NT635/月 )
- Udemy 現在越來越多課程有中文字幕，請參考 Soft & Share 中文線上課程
- 手機上點選優惠連結看到的價格比電腦上看到的貴
- ＄代表當地貨幣, 如在台灣為 NT
- 點選”報名參加課程”有可能因瀏覽器 cookies 轉久一點或回報錯誤而無法連上，請稍等刷新或重新點選就會出現
報名參加課程
發表迴響