Contents
從 VHDL 基礎到複雜的測試台編碼
從這 9 小時的課程，你會學到
使用 VHDL 的實用 FPGA 和 ASIC RTL 設計
要求
對電子和邏輯的基本了解
課程說明
十二講，從VHDL的基礎開始，包括實體、架構、流程。 解釋順序和併發 VHDL 的差異。 討論良好的同步設計方法。 演示如何使用 Altera Modelsim 和 Xilinx Vivado 仿真器。 六個用於實踐經驗的實驗室專案，講師展示了他將如何完成每個實驗室。
目標受眾
初學者 FPGA 或 ASIC 設計師
講師簡介
Scott Dickson FPGA / ASIC 設計工程師
25 年為商業和航空航天市場設計 FPGA 和 ASIC 的經驗。 在加州州立大學任教多年。 Boeing、Rockwell、Intel、Xilinx 和 AMD 等大公司的講師和講師。 航太、通信、圖像處理和自動化領域的 FPGA 設計。 發展研討會和公司學習活動的熱門講師。
英文字幕：有
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