用驗證系列第 4 部分：UVM 專案

使用 UVM 驗證最常見的 RTL

從這 7.5 小時的課程，你會學到

組合電路的驗證
時序電路驗證
通用總線協定的驗證即。 APB、AXI
通訊協定的驗證即。 UART、SPI、I2C
了解 Virtual Sequencer、Sequence Library 和 TLM 分析 FIFO 的使用

要求

UVM 的基本了解

課程說明

完成 RTL 設計後，編寫 Verilog 測試平台總是很有趣。您可以向客戶保證設計在測試場景中不會出現錯誤。隨著系統複雜性日益增加，System Verilog 因其強大的功能和可重複使用性而成為驗證的選擇，可以幫助驗證工程師快速定位隱藏的錯誤。 System Verilog 落後於結構化處理，而 UVM 則努力形成整體框架。配置資料庫的新增改變了我們過去使用驗證語言的方式。幾年之內，驗證工程師認識到了 UVM 的功能，並將其作為 RTL 設計驗證的事實上的標準。 UVM 將在驗證領域長期運作；因此，了解 UVM 將有助於有志於 VLSI 的人在該領域尋求職業生涯。

這是一門基於實驗室的課程，旨在讓任何具有 UVM 基礎知識的人都能了解驗證工程師如何使用 UVM 對 FPGA 中常用的 RTL 和子模組進行驗證。本課程涵蓋了組合電路（如組合加法器）、時序電路（如資料觸發器）、通訊介面（如時脈產生器、UART、SPI 和I2C）以及匯流排協定（如 APB、AXI）的驗證，以及一些有用的 UVM 概念的演示，如虛擬定序器、TLM 分析 FIFO ( First In First Out ) 和序列庫 (.sequence lbrary )。

目標受眾

參與/對 RTL 驗證感興趣的工程師

講師簡介

Kumar Khandagle 培訓師 @ NAMASTE FPGA ( 講師更多課程 )

我目前在 NAMASTE FPGA 線上學習平台擔任講師，負責為本科生和研究生創建教育內容。該內容旨在幫助他們掌握VLSI（超大規模整合）技術的最新趨勢。在此之前，我曾在印度頂尖金融科技公司之一擔任 FPGA 開發主管。在那裡，我領導一個團隊利用 Xilinx Alveo FPGA 卡開發了尖端的高頻交易平台。

在涉足金融科技產業之前，我在印度孟買大學擔任了三年的 VLSI 培訓師。此外，我還在印度一家專注於應用電子研究的著名研發中心擔任了一年的研究科學家。在此期間，我為一些專案做出了重大貢獻，例如為本土 MRI 機器開發 FPGA 上的梯度控制器和 64 MHz 接收器。

在閒暇時間，我熱衷於創建 Udemy 課程，並且還與 Larsen & Toubro Technology Services 和 Power International 等組織合作。在這些合作中，我在設計各種基於 FPGA 的系統中發揮了關鍵作用，包括同步 DAQ、多通道邏輯分析儀和資料傳輸系統 ( Data Transmission Systems，DTS )。我的主要專業知識和興趣領域圍繞著前端 VLSI 設計、系統單晶片 ( System-on-Chip，SoC ) 開發和晶片驗證。

字幕：英文

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