FPGA 工程師使用 Xilinx Vivado 設計套件的 Verilog

Contents

使用 Xilinx FPGA

從這 16 小時的課程，你會學到

Verilog 程式設計基礎將有助於在 RTL 工程師面試中取得好成績。
了解數位系統設計 Vivado Design Suite 的流程。
Vivado 中的硬體調試即。整合邏輯分析儀、虛擬 I/O。
硬體描述語言中的不同建模風格。
如何使用 Xilinx IP 並建立自訂 IP。
IP 整合器 Vivado 的設計流程。
編寫 Verilog 測試台。
一些實際專案的設計，例如：PMOD DA4 DAC 介面、函數產生器、小型處理器架構、UART 介面、PWM、開發板的 BIST 等等。
常見面試問題

要求

數位電路基礎知識將帶來額外的優勢。

課程說明

FPGA 無所不在，其在不同領域的存在與日俱增。兩種最受歡迎的硬體描述語言是 VHDL 和 Verilog，每種語言都有其獨特的優點。它們最好的部分是，一旦你了解其中之一，你就會自動了解另一個，然後可以使用兩個世界的功能來建立複雜的系統。本課程重點介紹 Verilog 語言。該課程的框架是透過分析該領域大多數公司所需的最常見技能來製定的。大多數概念的解釋都考慮了實際的例子，以幫助建立邏輯。

本課程闡釋了建模風格、阻塞和非阻塞分配、可綜合 FSM、使用區塊和分配記憶體資源來建立記憶體、Vivado IP 整合器以及 ILA 和 VIO 等硬體除錯( debug )技術的用法。本課程探討使用 Xilinx Vivado 設計套件的 FPGA 設計流程，並討論實現所需效能的實作策略。詳細說明了許多專案，以了解如何使用 Verilog 結構將實際週邊設備連接到 FPGA。關於編寫 Testebench 和 FPGA 架構的單獨部分進一步加深了對 FPGA 內部資源和執行設計驗證的步驟的理解。

目標受眾

VLSI 求職者/研究生希望從事 RTL 工程師/設計工程師/驗證工程師的職業。
任何有興趣學習 Xilinx FPGA/ Vivado Design Suite/ Verilog 硬體描述語言的人
任何有興趣在 ASIC/ VLSI 領域開始職業生涯的人。

講師簡介

Kumar Khandagle FinTech FPGA 開發主管

我目前擔任講師，我的職責包括為本科生和研究生創建教育內容。本內容旨在幫助他們掌握 VLSI（超大規模整合）技術的最新趨勢。在此之前，我曾在印度頂尖金融科技公司之一擔任 FPGA 開發主管。在那裡，我領導一個團隊利用 Xilinx Alveo FPGA 卡開發了尖端的高頻交易平台。

在涉足金融科技產業之前，我在印度孟買大學擔任了三年的 VLSI 培訓師。此外，我還在印度一家專注於應用電子研究的著名研發中心擔任了一年的研究科學家。在此期間，我為一些專案做出了重大貢獻，例如為本土 MRI 機器開發 FPGA 上的梯度控制器和 64 MHz 接收器。

在閒暇時間，我熱衷於創建 Udemy 課程，並且還與 Larsen & Toubro Technology Services 和 Power International 等組織合作。在這些合作中，我在設計各種基於 FPGA 的系統方面發揮了關鍵作用，包括同步 DAQ、多通道邏輯分析儀和 DTS（資料傳輸系統）。我的主要專業知識和興趣領域圍繞著前端 VLSI 設計、系統單晶片 (SoC) 開發和晶片驗證。

字幕：英文

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